Műegyetemi Digitális Archívum
 

Rendszerszintű szintézis módszer automatizált RTL tervezéshez

Date

Type

Disszertáció

Alternative

System level synthesis methodfor automated RTL design

Date Defence

2016-11-07

Doctoral School

Villamosmérnöki Tudományok Doktori Iskola

Faculty

Villamosmérnöki és Informatikai Kar

Subject (OSZKAR)

Hardver
Integrált áramkör
Tervezés
Digitális technika
Modell

Gender

Ph.D. Thesis

University

Budapesti Műszaki és Gazdaságtudományi Egyetem